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摘要：隨著當(dāng)代社會科學(xué)技術(shù)的不斷發(fā)展和進(jìn)步，數(shù)字技術(shù)已經(jīng)滲透到科學(xué)研究和人們?nèi)粘Ｉ畹母鱾€領(lǐng)域。數(shù)字式競賽搶答器是在各種競賽娛樂活動中不可或缺的設(shè)備，它能準(zhǔn)確、公正、直觀地判斷出搶答者，避免競賽的不公平。由于集成電子技術(shù)的迅猛發(fā)展，開始出現(xiàn)用FPGA開發(fā)板作為主要平臺來制作搶答器，使用EDA軟件開發(fā)工具，根據(jù)需求來獨立設(shè)計專用搶答器，制作過程簡單，且易安裝和維護(hù)。 本課題是以設(shè)計一個可容納四組參賽隊的數(shù)字式搶答器為基本內(nèi)容，用Verilog HDL硬件描述語言進(jìn)行描述，編寫測試程序在modelsim軟件中進(jìn)行仿真,由QuartusII 12.0 軟件進(jìn)行驗證，并在FPGA上實現(xiàn)，避免了大量的硬件電路的焊接與測試，同時FPGA豐富的I/O端口為外圍電路的擴(kuò)展提供了極大的可能。Verilog HDL硬件語言能滿足數(shù)字電路系統(tǒng)設(shè)計及綜合的基本要求，設(shè)計的過程中可以充分的利用Verilog HDL層次化以及模塊化的方式，使得搶答器整個設(shè)計過程簡單，靈活。 關(guān)鍵詞：數(shù)字式搶答器； Verilog HDL； FPGA
目錄 摘要 ABSTRACT 引言-1 1 EDA相關(guān)知識介紹-2 1.1 EDA技術(shù)簡介-2 1.2 FPGA簡述-2 1.3 Verilog HDL硬件語言簡述-2 1.4 QuartusII 12.O軟件簡述-3 2 數(shù)字式競賽搶答器的設(shè)計-4 2.1 總體設(shè)計方案簡述-4 2.1.1 搶答信號鑒別模塊-4 2.1.2 報警模塊-5 2.1.3 報警模塊-6 2.1.4 計時模塊-7 2.1.4 顯示模塊-8 3 數(shù)字式競賽搶答器的仿真與驗證-10 3.1 搶答信號鑒別模塊的仿真-10 3.2 報警模塊的仿真-11 3.3 計分模塊的仿真-11 3.4 QuartusII 12.0的驗證-12 結(jié)論-14 致謝-15 參考文獻(xiàn)-16 |
