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摘要： 本文基于 0.18 um 標(biāo)準(zhǔn) CMOS 工藝，設(shè)計(jì)了一款具有較寬輸出頻率范圍、低相位噪聲、可用于 SOC 集成的整數(shù)分頻鎖相環(huán)電路。 整數(shù)分頻鎖相環(huán)由輸入緩沖器（INPUT BUFFER）、鑒頻/鑒相器(PFD)、壓控振蕩器(VCO)、分頻器(LOOP DIV)、低通濾波器(LPF)等幾大電路板塊組成。本文設(shè)計(jì)的鎖相環(huán)有很多創(chuàng)新點(diǎn)，結(jié)合 POST DIV 所需頻率該鎖相環(huán)的時(shí)鐘輸出范圍做到 200MHz—2GMHz 可調(diào)；多模分頻器實(shí)現(xiàn) 6-15 分頻可調(diào)；VCO 采用對稱偽差分結(jié)構(gòu)實(shí)現(xiàn)占空比理想的振蕩波形，仿真結(jié)果顯示輸出時(shí)鐘占空比更優(yōu)為 50%-51%；低頻輸出采用高頻分頻的方法，減小 VCO 振蕩范圍的設(shè)計(jì)難度；在只計(jì)算了 VCO 的相位噪聲的情況下 Rms phase jitter 更優(yōu)為 3.9ps@2GHz，4.88ps@≤1GHz；Reference Spur 為-68dBc；Lock detector 的指示鎖定時(shí)間鎖定在 550 參考時(shí)鐘周期情況下均在 5.5us 以內(nèi)；VCO、 PFD 和 CP 這三個(gè)模塊的 DRC 和 LVS 的檢查均通過。整體版圖是 floor plan，連線未來得及連接的情況下，鎖相環(huán)面積更優(yōu)為 0.07216mm^2；根據(jù)輸出頻率的不同，本次設(shè)計(jì)的鎖相環(huán)的功耗在 6.2mw-10.8mw 之間。所有頻段采用同樣的 PLL 環(huán)路參數(shù)，避免設(shè)計(jì)復(fù)雜度。 關(guān)鍵詞：整數(shù)分頻鎖相環(huán)，CMOS 工藝，相位噪聲，壓控振蕩器
目錄 摘要 Abstract 1. 引言-4 2. 鎖相環(huán)系統(tǒng)結(jié)構(gòu)的概述-5 2.1-引腳定義-5 2.2-結(jié)構(gòu)框圖-5 2.3-鎖相環(huán)分頻器配置表-6 3. 子電路結(jié)構(gòu)及相關(guān)的仿真結(jié)果-6 3.1-INPUT BUFFER-6 3.1.1 仿真電路-7 3.1.2 仿真結(jié)果-7 3.2-PFD and CP-8 3.2.1 PFD 原理實(shí)現(xiàn)-8 3.2.2 仿真電路-8 3.2.3 版圖-9 3.2.4 CP 原理實(shí)現(xiàn)-10 3.2.5 PFD 仿真結(jié)果-10 3.3-VCO-10 3.4-POSTDIV-15 3.5-LOOP DIV-15 3.5.1 LOOP DIV 結(jié)構(gòu)框圖-15 3.5.2 可控分頻器仿真電路與原理-16 3.6-LOCK DETECTOR-17 3.7-PLL 的環(huán)路設(shè)計(jì)-17 4. PLL 整體仿真結(jié)果-18 4.1-PLL 整體電路-18 4.2-PLL 整體版圖-19 4.3-仿真結(jié)果-20 4.4-其他仿真結(jié)果-30 4.5-檢測結(jié)果-33 結(jié)論-35 參考文獻(xiàn)-36 致謝-37 |
